近日台积电（TSMC）公布了2024年第三季度业绩，显示收入达到了7596.9亿新台币（约合人民币1684.23亿元），同比增长39%，环比则增长了12.8%。虽然近期半导体市场出现了起伏，但是台积电以优异的财务成绩通过了市场的考验，也得到了投资者和客户的认可。
据TrendForce报道，台积电董事长兼首席执行官魏哲家最近确认了人工智能（AI）的需求是“真实的”，表示未来五年内，台积电有望实现连续、健康的增长。客户对于2nm的询问多于3nm，看起来更受客户的欢迎。
在2024年第三季度里，3nm、5nm和7nm工艺的出货量分别占台积电总收入的20%、32%和17%，主要增长动力来自于3nm工艺的收入推动。目前3nm显示出强劲的出货势头，占比相比第一和第二季度的9%和15%有较大幅度攀升。在主要客户的支持下，3nm的贡献在明年会继续上升，到了2026年仍然是台积电收入的主要驱动力。
按照台积电的说法，2nm不但能复制3nm的成功，甚至有超越的势头。有市场研究机构表示，苹果、英伟达和AMD等科技巨头都将成为台积电2nm的首批客户。从过去几个月的情况来看，台积电加快了2nm产线的建设，并进一步扩大了产能规划，似乎也印证了这些说法。
台积电上个月介绍了使用3DIC技术集成AI芯片的重要性，2027年将提供相关设计，其中包括了A16工艺制造的逻辑芯片和12个HBM4芯片。台积电认为A16工艺对AI服务器应用极具吸引力，正积极准备相关产能，以满足客户的需求。
全球首款3nm芯片，正式发布
美国芯片公司Marvell表示，公司基于台积电3纳米（3nm）工艺打造的数据中心芯片正式发布。 据Marvell介绍，公司在该节点中的业界首创硅构建模块包括112G XSR SerDes（串行器/解串行器）、Long Reach SerDes、PCIe Gen6/ CXL3.0SerDes和240Tbps并行芯片到芯片互连。
按照Marvell所说，SerDes和并行互连在芯片中充当高速通道，用于在chiplet内部的芯片或硅组件之间交换数据。 与2.5D和3D封装一起，这些技术将消除系统级瓶颈，以推进最复杂的半导体设计。 SerDes还有助于减少引脚、走线和电路板空间，从而降低成本。 超大规模数据中心的机架可能包含数以万计的SerDes链路。
根据他们提供的数据，新的并行芯片到芯片互连可实现高达240Tbps的聚合数据传输，比多芯片封装应用的可用替代方案快45%。 换句话说，互连传输速率相当于每秒下载部高清电影，尽管距离只有几毫米或更短。
Marvell将其SerDes和互连技术整合到其旗舰硅解决方案中，包括Teralynx开关，PAM4和相干DSP，Alaska以太网物理层（PHY）设备，OCTEON处理器，Bravera存储控制器，Brightlane汽车以太网芯片组和定制ASIC。 而转向3nm工艺使工程师能够降低芯片和计算系统的成本和功耗，同时保持信号完整性和性能。
3nm，台积电的新里程碑
据台积电介绍，公司的3奈米（N3）制程技术将是5奈米（N5）制程技术之后的另一个全世代制程，在N3制程技术推出时将会是业界最先进的制程技术，具备最佳的PPA及电晶体技术。 相较于N5制程技术，N3制程技术的逻辑密度将增加约70%，在相同功耗下速度提升10-15%，或者在相同速度下功耗降低25-30%。
不过，N3的工艺窗口（产生定义结果的参数范围）相对较窄，就产量而言可能并不适合所有应用。 而且，随着制造工艺变得越来越复杂，它们的寻路、研究和开发时间也越来越长，所以我们不再看到台积电和其他代工厂每两年出现一个全新的节点。
对于N3，台积电的新节点导入周期将延长至2.5年左右。 这意味着台积电将需要提供N3的增强版本，以满足其客户的需求，这些客户仍在寻求每瓦性能的改进以及每年左右晶体管密度的提升。
在2022年技术研讨会上，台积电也讨论了四种N3衍生制造工艺（总共五个3纳米级节点）——N3E、N3P、N3S和 N3X——这都将在未来几年推出。 这些N3变体旨在为超高性能应用提供改进的工艺窗口、更高的性能、更高的晶体管密度和增强的电压。
其中N3E提高了性能，降低了功耗，并增加了工艺窗口，从而提高了亮了。 但代价是该节点的逻辑密度略有降低。 与N5相比，N3E的功耗将降低34%（在相同的速度和复杂度下）或18%的性能提升（在相同的功率和复杂度下），并将逻辑晶体管密度提高1.6倍。
根据报道，台积电将在2024年左右的某个时候推出N3P（其制造工艺的性能增强版本）以及N3S（该节点的密度增强版本）。 但台积电目前并未透露这些变体的更多信息。 对于那些无论功耗和成本都需要超高性能的客户，台积电将提供N3X，本质上是N4X的思想继承者。 同样，台积电没有透露有关该节点的详细信息，只是说它将支持高驱动电流和电压。
值得一提的是，台积电所有这些技术都将支持FinFlex，这是台积电的一项“秘方”功能，可大大提高设计灵活性，并允许芯片设计人员精确优化性能、功耗和成本。 简而言之，FinFlex允许芯片设计人员精确定制他们的构建模块，以实现更高的性能、更高的密度和更低的功耗。
在实际应用中，台积电的FinFlex技术将允许芯片设计人员在一个块内混合和匹配不同类型的标准单元，以精确定制性能、功耗和面积。 对于像CPU核心这样的复杂结构，这种优化提供了很多机会来提高核心性能，同时仍然优化芯片尺寸。
但是，我们必须强调的是，FinFlex不能替代节点专业化（性能、密度、电压），因为工艺技术比单一工艺技术中的库或晶体管结构有更大的差异，但FinFlex看起来是优化性能、功率和成本的好方法台积电的N3节点。 最终，这项技术将使基于FinFET的节点的灵活性更接近于基于纳米片/GAAFET的节点，这些节点将提供可调节的通道宽度以获得更高的性能或降低功耗。
三星3nm，起了个大早
其实早在台积电公布3nm量产之前，三星早就宣布已经实现了3nm工艺的量产。
2022年六月，三星宣布已开始了采用环栅（GAA）晶体管架构的3纳米（nm）工艺节点的初始生产。 其中用到的多桥通道FET（MBCFET）是三星首次采用的GAA技术，该工艺突破了FinFET的性能限制，通过降低电源电压水平提高功率效率，同时还通过增加驱动电流能力提高性能。
该公司也正在开始将纳米片晶体管与半导体芯片一起用于高性能、低功耗计算应用，并计划扩展到移动处理器。
三星表示，借助公司专有技术利用具有更宽通道的纳米片，与使用具有更窄通道的纳米线的GAA技术相比，可实现更高的性能和更高的能效。 利用3nm GAA技术，三星将能够调整纳米片的通道宽度，以优化功耗和性能，以满足各种客户需求。
此外，GAA的设计灵活性非常有利于设计技术协同优化（DTCO），这有助于提高功率、性能、面积（PPA）优势。 与5nm工艺相比，第一代3nm工艺相比5nm功耗最高可降低45%，性能提升23%，面积减少16%，而第二代3nm工艺则功耗最高可降低50%，性能提高30%，面积减少35%。
如上所述，和台积电的工艺不一样，三星3nm采用了GAA晶体管，这开启了一个新时代。
自2019年他们最初宣布该技术以来，三星一直致力于3nm/GAAFET技术的研发。 三星特有的GAA晶体管技术是多桥通道FET（MBCFET），这是一种基于纳米片的实现。 基于纳米片的FET高度可定制，纳米片的宽度是定义功率和性能特征的关键指标：宽度越大，性能越好（在更高功率下）。
因此，专注于低功耗的晶体管设计可以使用更小的纳米片，而需要更高性能的逻辑可以使用更宽的纳米片。
在三星3nm被发布早期，业内人士一直在诟病其良率，但据业内人士透露，三星电子公司周一大幅提高了其为无晶圆厂客户生产的业界最先进的3纳米芯片的良率。 知情人士表示，三星的第一代3纳米工艺节点的生产良率达到了“完美水平”，但他没有进一步详细说明。
而在此前，台湾媒体报道称，台积电的3纳米工艺生产良率高达85%，高于三星。 但韩国业内消息人士淡化了这份报告，称这个数字似乎被夸大了。 他们表示，考虑到台积电向苹果提供业界最小芯片的量产和交付时间表，其生产良率最多为50%。
按照媒体所说，因为在第一代3nm上折戟，三星正在大力投入到第二代工艺的研发中。
报告披露，三星第二代3nm GAA工艺将会在2024年量产，工艺将加入MBCFET架构，性能也将提升不少。 虽然三星并没有分享4nm节点的统计差异，但与该公司5nm工艺相比，第二代3nm GAA仍有望降低多达50%的功耗、提升30%性能、以及减少35%的晶片面积占用。
巨头会师2纳米，决战
虽然三星和台积电都在3nm上花了不少心思，但从过去的新闻和厂商的公告可以看到，似乎大家都对第一代的3nm工艺不感兴趣。 例如市场上一度传言，苹果会成为台积电第一代3nm工艺的唯一客户。 不过，这家美国巨头迄今都没有公布其3nm产品。
由此可见，第一代3nm不被看好是业界共识了。 但市场对工艺的追逐从目前看来，尚未停止。 除了这两家晶圆代工厂以外，据报道，英特尔也将在2023年年底推出其3nm工艺节点。 而他们似乎也把目光定在了2nm。
届时，英特尔的Intel20A（2nm）将迎来Angstrom时代，利用GAA（RibbonFET）晶体管和PowerVia技术提高功率保持能力。 英特尔的竞争对手台积电将在2025年采用其2nm节点的GAA，在芯片制造商遇到小型化极限时让前者领先一步。 再加上将于2025年实现2纳米原型线的日本新创企业Rapidus和三星。
对芯片公司而言，如何面对芯片设计挑战和成本挑战，会是未来他们未来多年的头等大事。
台积电3nm芯片明年风险生产将用于苹果哪个系列的A16芯片？
全球芯片巨头台积电计划于2022年开始风险生产3nm工艺芯片，为苹果iPhone 13 A16芯片铺路全球代工巨头台积电在芯片制造领域的地位举足轻重，尤其为那些自主设计但缺乏生产设备的公司提供服务。 今年，他们将利用5nm工艺为苹果和华为制造先进的芯片，如A14 Bionic和海思麒麟1020，晶体管数量显著增加，性能和能效提升显著。 然而，受美国出口规定影响，台积电将无法继续向华为供货。
对于未来，台积电5nm工艺将用于A14仿生芯片，为iPhone 12系列提供支持，晶体管密度的提升带来更强的性能。 同时，台积电也将生产5nm骁龙875移动平台，为Android旗舰机提供动力，与三星的竞争态势也愈发明显。 尽管台积电计划在美国建立新厂，但3nm芯片的生产将推迟到2023年，并且晚于亚洲工厂的生产线。
台积电计划在3nm工艺上迈出关键一步，计划于明年开始风险生产。 据报道，苹果的A16芯片将采用3nm工艺，预计将为iPhone 13系列带来显著的性能和能效提升。 值得注意的是，台积电原计划使用GAA环绕栅晶体管，但经济日报的消息显示，他们在2nm研发上取得突破，3nm芯片最终可能仍将采用FinFET晶体管技术。 这标志着台积电在先进制程技术研发中的领先地位。
全球首个3nm芯片将量产，三星造？
三星周四表示，它有望在本季度（即未来几周内）使用其 3GAE （早期 3 纳米级栅极全能）制造工艺开始大批量生产。 该公告不仅标志着业界首个3nm级制造技术，也是第一个使用环栅场效应晶体管（GAAFET）的节点。
三星在财报说明中写道：“通过世界上首次大规模生产 GAA 3 纳米工艺来增强技术领先地位 。”（Exceed market growth by sustaining leadership in GAA process technology,adopt pricing strategies to ensure future investments, and raise the yield and portion of our advanced processe）
三星代工的 3GAE 工艺技术 是该公司首个使用 GAA 晶体管的工艺，三星官方将其称为多桥沟道场效应晶体管 (MBCFET)。
三星大约在三年前正式推出了其 3GAE 和 3GAP 节点。 三星表示，该工艺将实现 30% 的性能提升、50% 的功耗降低以及高达 80% 的晶体管密度（包括逻辑和 SRAM 晶体管的混合）。 不过，三星的性能和功耗的实际组合将如何发挥作用还有待观察。
理论上，与目前使用的 FinFET 相比，GAAFET 具有许多优势。 在 GAA 晶体管中，沟道是水平的并且被栅极包围。 GAA 沟道是使用外延和选择性材料去除形成的，这允许设计人员通过调整晶体管通道的宽度来精确调整它们。 通过更宽的沟道获得高性能，通过更窄的沟道获得低功耗。 这种精度大大降低了晶体管泄漏电流（即降低功耗）以及晶体管性能可变性（假设一切正常），这意味着更快的产品交付时间、上市时间和更高的产量。 此外，根据应用材料公司最近的一份报告，GAAFET 有望将cell面积减少 20% 至 30% 。
说到应用，它最近推出的用于形成栅极氧化物叠层的高真空系统 IMS（集成材料解决方案）系统旨在解决 GAA 晶体管制造的主要挑战，即沟道之间的空间非常薄以及沉积多晶硅的必要性。 在很短的时间内在沟道周围形成层栅氧化层和金属栅叠层。 应用材料公司的新型 AMS 工具可以使用原子层沉积 (ALD)、热步骤和等离子体处理步骤沉积仅 1.5 埃厚的栅极氧化物。 高度集成的机器还执行所有必要的计量步骤。
三星的 3GAE 是一种“早期”的 3nm 级制造技术，3GAE 将主要由三星 LSI（三星的芯片开发部门）以及可能一两个 SF 的其他 alpha 客户使用。 请记住，三星的 LSI 和 SF 的其他早期客户倾向于大批量制造芯片，预计 3GAE 技术将得到相当广泛的应用，前提是这些产品的产量和性能符合预期。
过渡到全新的晶体管结构通常是一种风险，因为它涉及全新的制造工艺以及全新的工具。 其他挑战是所有新节点引入并由新的电子设计自动化 (EDA) 软件解决的新布局方法、布局规划规则和布线规则。 最后，芯片设计人员需要开发全新的 IP，价格昂贵。
外媒：三星3nm良率仅有20%
据外媒Phonearena报道，三星代工厂是仅次于巨头台积电的全球第二大独立代工厂。 换句话说，除了制造自己设计的 Exynos 芯片外，三星还根据高通等代工厂客户的第三方公司提交的设计来制造芯片。
Snapdragon 865 应用处理器 (AP) 由台积电使用其 7nm 工艺节点构建。 到了5nm Snapdragon 888 芯片组，高通回到了三星，并继续依靠韩国代工厂生产 4nm Snapdragon 8 Gen 1。 这是目前为三星、小米、摩托罗拉制造的高端 Android 手机提供动力的 AP。
但在 2 月份，有报道称三星 Foundry 在其 4nm 工艺节点上的良率仅为 35%。 这意味着只有 35% 的从晶圆上切割下来的芯片裸片可以通过质量控制。 相比之下，台积电在生产 4nm Snapdragon 8 Gen 1 Plus 时实现了 70% 的良率。 换句话说，在所有条件相同的情况下，台积电在同一时期制造的芯片数量是三星代工的两倍。
这就导致台积电最终收到高通的订单，以构建其剩余的 Snapdragon 8 Gen1 芯片组以及 Snapdragon 8 Gen 1 Plus SoC。 我们还假设台积电将获得制造 3nm Snapdragon 8 Gen 2 的许可，即使高通需要向台积电支付溢价以让该芯片组的独家制造商在短时间内制造足够的芯片。
尽管三星最近表示其产量一直在提高，但《商业邮报》的一份报告称，三星 3nm 工艺节点的产量仍远低于公司的目标。 虽然三星代工厂的全环栅极 (GAA) 晶体管架构首次推出其 3 纳米节点，使其在台积电（台积电将推出其 2 纳米节点的 GAA 架构）上处于领先地位，但三星代工厂在其早期 3 纳米生产中的良率一直处于10% 至 20%的范围 。
这不仅是三星需要改进的极低良率，而且比 Sammy 在 4nm Snapdragon 8 Gen 1 中所经历的上述 35% 良率还要糟糕。
Wccftech 表示，据消息人士称，三星将从明年开始向客户发货的 3nm GAA 芯片组的第一个“性能版本”实际上可能是新的内部 Exynos 芯片。 据报道，三星一直在为其智能手机开发新的 Exynos 芯片系列，但现阶段尚不清楚它们是否会使用 3nm GAA 工艺节点制造。
台积电和三星很快就会有新的挑战者，因为英特尔曾表示，其目标是在 2024 年底之前接管行业的制程领导地位。 它还率先获得了更先进的极紫外 (EUV) 光刻机。
第二代 EUV 机器被称为High NA 或高数值孔径。 当前的 EUV 机器的 NA 为 0.33，但新机器的 NA 为 0.55。 NA 越高，蚀刻在晶圆上的电路图案的分辨率就越高。 这将帮助芯片设计人员和代工厂制造出新的芯片组，其中包含的晶体管数量甚至超过了当前集成电路上使用的数十亿个晶体管。
它还将阻止代工厂再次通过 EUV 机器运行晶圆以向芯片添加额外的功能。 ASML 表示，第二代 EUV 机器产生的更高分辨率图案将提供更高的分辨率将使芯片特征小 1.7 倍，芯片密度增加 2.9 倍。
通过首先获得这台机器，英特尔将能够朝着从台积电和三星手中夺回制程领导地位的目标迈出一大步。
台积电3nm投产时间曝光
据台媒联合报报道，在晶圆代工三强争霸中，台积电和三星在3纳米争战，始终吸引全球半导体产业的目光。 据调查，一度因开发时程延误，导致苹果新一代处理器今年仍采用5纳米加强版N4P的台积电3纳米，近期获得重大突破。 台积电决定今年率先以第二版3纳米制程N3B，今年8月于今年南北两地，即新竹12厂研发中心第八期工厂及南科18厂P5厂同步投片，正式以鳍式场效电晶体（FinFET）架构，对决三星的环绕闸极（GAA）制程。
据台积电介绍，公司的3纳米（N3）制程技术将是5纳米（N5）制程技术之后的另一个全世代制程，在N3制程技术推出时将会是业界最先进的制程技术，具备最佳的PPA及电晶体技术。 相较于N5制程技术，N3制程技术的逻辑密度将增加约70%，在相同功耗下速度提升10-15%，或者在相同速度下功耗降低25-30%。 N3制程技术的开发进度符合预期且进展良好，未来将提供完整的平台来支援行动通讯及高效能运算应用，预期2021年将接获多个客户产品投片。 此外，预计于2022下半年开始量产。
而如上所述，晶圆18厂将是台积电3nm的主要生产工厂。 资料系那是，台积电南科的Fab 18是现下的扩产重心，旗下有P1 P4共4座5纳米及4奈厂，以及P5 P8共4座3纳米厂，而P1 P3的Fab 18A均处于量产状态，至于P4 P6的Fab 18B厂生产线则已建置完成，而Fab 18B厂，即3纳米制程产线，早在去年年年底就已开始进行测试芯片的下线投片。
在芯片设计企业还在为产能“明争暗斗”的时候，晶圆制造领域又是另外一番景象。 对晶圆制造厂来说，眼下更重要的是3nm的突破。 谁率先量产了3nm，谁就将占领未来晶圆制造产业的制高点，甚至还会影响AMD、英伟达等芯片巨头的产品路线图。
毫无疑问，在3nm这个节点，目前能一决雌雄的只有台积电和三星，但英特尔显然也在往先进制程方面发力。 不过从近日的消息来看，台积电和三星两家企业在量产3nm这件事上进行的都颇为坎坷。 Gartner 分析师 Samuel Wang表示，3nm 的斜坡将比之前的节点花费更长的时间。
近日，一份引用半导体行业消息来源的报告表明，据报道，台积电在其 3nm 工艺良率方面存在困难。 消息来源报告的关键传言是台积电发现其 3nm FinFET 工艺很难达到令人满意的良率。 但到目前为止，台积电尚未公开承认任何 N3 延迟，相反其声称“正在取得良好进展”。
众所周知，台积电3nm在晶体管方面采用鳍式场效应晶体管（FinFET）结构，FinFET运用立体的结构，增加了电路闸极的接触面积，进而让电路更加稳定，同时也达成了半导体制程持续微缩的目标。 其实，FinFET晶体管走在3nm多多少少已是极限了，再向下将会遇到制程微缩而产生的电流控制漏电等物理极限问题，而台积电之所以仍选择其很大部分原因是不用变动太多的生产工具，也能有较具优势的成本结构。 特别对于客户来说，既不用有太多设计变化还能降低生产成本，可以说是双赢局面。
从此前公开数据显示，与5nm芯片相比，台积电3nm芯片的逻辑密度将提高75%，效率提高15%，功耗降低30%。 据悉，台积电 3nm 制程已于2021年3 月开始风险性试产并小量交货，预计将在2022年下半年开始商业化生产。
从工厂方面来看，中国台湾南科18厂四至六期是台积电3nm量产基地。 客户方面，从上文可以看出，英特尔、苹果、高通等都选择了台积电。 大摩分析师Charlie Chan日前发表报告称，台积电在2023年的3nm芯片代工市场上几乎是垄断性的，市场份额接近100%。
不同于台积电在良率方面的问题，三星在3nm的困难是3 纳米GAA 制程建立专利IP 数量方面落后。 据南韩媒体报道，三星缺乏3 纳米GAA 制程相关专利，令三星感到不安。
三星在晶体管方面采用的是栅极环绕型 (Gate-all-around，GAA) 晶体管架构。 相比台积电的FinFET晶体管，基于GAA的3nm技术成本肯定较高，但从性能表现上来看，基于GAA架构的晶体管可以提供比FinFET更好的静电特性，满足一定的珊极宽度要求，可以表现为同样工艺下，使用GAA架构可以将芯片尺寸做的更小。
平面晶体管、FinFET与GAA FET
与5nm制造工艺相比，三星的3nm GAA技术的逻辑面积效率提高了35%以上，功耗降低了50%，性能提高了约30%。 三星在去年6月正式宣布3nm工艺制程技术已经成功流片。 此外，三星还曾宣布将在 2022 年推出 3nm GAA 的早期版本，而其“性能版本”将在 2023 年出货。
目前，在工厂方面，此前有消息称三星可能会在美国投资170亿美元建设3nm芯片生产线。 在客户方面，三星未有具体透露，但曾有消息称高通、AMD 等台积电重量级客户都有意导入三星 3nm 制程，但介于上述提到的韩媒报道高通已将其3nm AP处理器的代工订单交给台积电，三星3nm客户仍成谜。
在Pat Gelsinger于去年担任英特尔CEO之后，这家曾经在代工领域试水的IDM巨头又重新回到了这个市场。 同时，他们还提出了很雄壮的野心。
在本月18日投资人会议上，英特尔CEO Pat Gelsinger再次强调，英特尔2nm制程将在2024年上半年可量产，这个量产时间早于台积电，意味2年后晶圆代工业务与台积电竞争态势会更白热化。
虽然在3nm工艺方面，英特尔没有过多的透露，但是Digitimes去年的研究报告分析了台积电、三星、Intel及IBM四家厂商在相同命名的半导体制程工艺节点上的晶体管密度问题，并对比了各家在10nm、7nm、5nm、3nm及2nm的晶体管密度情况。
在工厂方面，英特尔曾强调将斥资800亿欧元在欧洲设厂，英特尔德国负责人Christin Eisenschmid受访时透露，将在欧洲生产2nm或推进更小的芯片。 英特尔将2nm作为扩大欧洲生产能力的重要关键，以避免未来在先进技术竞争中落后。
总的来说，在3nm节点，台积电、三星和英特尔谁会是最后的赢家可能只有交给时间来判定，但从目前情势来看，台积电或略胜一筹。
3nm已经到了摩尔定律的物理极限，往后又该如何发展？这已经成为全球科研人员亟待寻求的解法。 目前，研究人员大多试图在晶体管技术、材料方面寻求破解之法。
上述三星在3nm制程中使用的GAA晶体管就是3nm后很好的选择，GAA设计通道的四个面周围有栅极，可减少漏电压并改善对通道的控制，这是缩小工艺节点时的关键。 据报道，台积电在2nm工艺上也将采用GAA晶体管。
纳米线是直径在纳米量级的纳米结构。 纳米线技术的基本吸引力之一是它们表现出强大的电学特性，包括由于其有效的一维结构而产生的高电子迁移率。
最近，来自 HZDR 的研究人员宣布，他们已经通过实验证明了长期以来关于张力下纳米线的理论预测。 在实验中，研究人员制造了由 GaAs 核心和砷化铟铝壳组成的纳米线。 最后，结果表明，研究人员确实可以通过对纳米线施加拉伸应变来提高纳米线的电子迁移率。 测量到未应变纳米线和块状 GaAs 的相对迁移率增加约为 30%。 研究人员认为，他们可以在具有更大晶格失配的材料中实现更显着的增加。
最近，英特尔一项关于“堆叠叉片式晶体管（stacked forksheet transistors）”的技术专利引起了人们的注意。
英特尔表示，新的晶体管设计最终可以实现3D和垂直堆叠的CMOS架构，与目前最先进的三栅极晶体管相比，该架构允许增加晶体管的数量。 在专利里，英特尔描述了纳米带晶体管和锗薄膜的使用，后者将充当电介质隔离墙，在每个垂直堆叠的晶体管层中重复，最终取决于有多少个晶体管被相互堆叠在一起。
据了解，英特尔并不是第一家引用这种制造方法的公司，比利时研究小组Imec在2019年就曾提出这个方法，根据 Imec 的第一个标准单元模拟结果，当应用于 2nm 技术节点时，与传统的纳米片方法相比，该技术可以显着提高晶体管密度。
垂直传输场效应晶体管（VTFET）由IBM和三星共同公布，旨在取代当前用于当今一些最先进芯片的FinFET技术。 新技术将垂直堆叠晶体管，允许电流在晶体管堆叠中上下流动，而不是目前大多数芯片上使用的将晶体管平放在硅表面上，然后电流从一侧流向另一侧。
据 IBM 和三星称，这种设计有两个优点。 首先，它将允许绕过许多性能限制，将摩尔定律扩展到 1 纳米阈值之外。 同时还可以影响它们之间的接触点，以提高电流并节约能源。 他们表示，该设计可能会使性能翻倍，或者减少85%的能源消耗。
其实，对于3nm以后先进制程如何演进，晶体管制造只是解决方案的一部分，芯片设计也至关重要，需要片上互连、组装和封装等对器件和系统性能的影响降至最低。
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晶圆 集成电路 设备汽车 芯片 存储 台积电 AI 封装
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